Продукты компании ALDEC:

Aldec Active HDL

Современная система проектирования и моделирования проектов с поддержкой всех семейств программируемых интегральных схем ПЛИС.

Программный продукт Active-HDL компании Aldec Inc. является современной системой проектирования и моделирования проектов с поддержкой всех семейств программируемых интегральных схем ПЛИС. Данная система проектирования обеспечивает гибкость подхода к разработке проекта и предоставляет высокофункциональную службу поддержки для проектирования сложных многоуровневых FPGA проектов. Среда проектирования Active- HDL включает в себя интерфейсы со всеми ведущими программными продуктами, предоставляя разработчикам свободу в использовании тех систем проектирования, которые наиболее полно отвечают требованиям для каждого конкретного проекта. Тесная интеграция всех приложений обеспечивает полный контроль над проектом, начиная от спецификации на всем пути проектирования, заканчивая его физической реализацией.

Система Active-HDL структурно построена вокруг своего блока управления маршрутом проектирования, который позволяет пользователям легко получать доступ к средствам проектирования и используемым библиотекам проекта. Active-HDL содержит откомпилированные и готовые к использованию библиотеки производителей ПЛИС. Блок управления проектом Active-HDL позволяет разработчику выполнять все модификации и операции над проектом из единой среды проектирования. Данная интеграция дает наилучший контроль над процессом разработки, минимизирует время и устраняет необходимость в запуске множества оконных интерфейсов и процессов.

Расширенный маршрут проектирования

Маршрут проектирования компании Aldec не зависит от производителя ПЛИС и настраивается на любые комбинации средств логического синтеза и топологический реализации ПЛИС. Данная система проектирования позволяет разработчику цифровых систем разрабатывать проекты на ПЛИС от любого производителя в единой интегрированной среде.

Рабочая среда проектирования

Рабочая среда проектирования позволяет одновременно открывать несколько проектов и объединять их в единый суперпроект. Мультипроектная рабочая область предоставляет среду проектирования, позволяющую пользователям управлять всеми загруженными проектами, переключаться между ними, редактировать их ресурсы и конфигурировать их независимо друг от друга. Все модули могут разрабатываться отдельно друг от друга и затем объединяться вместе как единый проект верхнего уровня.

Групповая разработка

Увеличение размеров проектов вынуждает многих разработчиков ПЛИС использовать методы групповой разработки при проектировании. Active-HDL предоставляет средства повышенной производительности, например, средство управления заданиями для задач, занимающих большое время выполнения, таких как моделирование, логических синтез и топологическая реализация. Каждая задача может быть назначена на удаленный сервер или кластер других компьютеров для выполнения соответствующего задания, таким образом высвобождая компьютер разработчика для выполнения других задач. Система Active-HDL также предоставляет интерфейс к более чем 15 наиболее популярным системам управления версиями (RCS).

Управление проектом

Система управления проектами обеспечивает быстрое и эффективное управление всеми ресурсами разрабатываемых проектов. С помощью данной системы разработчики могут:

  • Добавлять, удалять, просматривать, модифицировать и выполнять другие операции над файлами ресурсов проекта.
  • Просматривать содержимое рабочей библиотеки, библиотеки результатов логического синтеза и библиотеки временных параметров текущего проекта.
  • Просматривать сконструированную структуру моделируемого проектного модуля.
  • Просматривать объекты, определенные внутри отдельных областей моделируемого проектного модуля.

Управление библиотеками

Система управления библиотеками предоставляет все необходимые инструменты для эффективного управления
всеми библиотеками в среде проектирования Active-HDL. Пользователи могут выполнять следующие операции над библиотеками и их содержимым:

  • Присоединение, отсоединение и удаление библиотек
  • Редактирование логических имен библиотек
  • Сжатие и освобождение библиотек
  • Просмотр содержимого библиотек
  • Просмотр исходных файлов определенных библиотечных модулей
  • Удаление определенных библиотечных модулей
  • Поиск проектных модулей в библиотеках

Генератор блоков

Разработчикам цифровых систем предоставляется доступ к протестированным и проверенным IP- блокам. Данная возможность позволяет использовать генератор IP-блоков для создания требуемых моделей, например:

  • Арифметические функции
  • Последовательная логика
  • Блоки памяти
  • Фильтры
  • Конверторы кодов
  • Элементы для построения тестов
  • Промышленные приложения
  • Коммуникационные приложения

Кросс отладка

Трассировка всех сигналов позволяет разработчикам выполнять кросс-отладку между временными диаграммами и блок-диаграммами. Такая трассировка позволяет сделать обратную аннотацию проекта и получить прямой доступ как к текстовому, так и графическому представлению проекта. Одним нажатием кнопки на любом сообщении об ошибке или предупреждающем сообщении адресует разработчика непосредственно на соответствующую строку исходного кода.

Тестовое покрытие

Идентифицирует те части проекта, которые не исполнялись во время прогона теста. Это средство дает возможность инженеру легко определить, какие части теста требуют доработки. Средства анализа тестового покрытия компании Aldec интегрированы в ядро моделирования и поддерживают функции покрытия по строкам кода, по переключениям и интегральным покрытиям на множестве тестов.

Поддержка совестного моделирования

Система Active-HDL предоставляет интерфейс и возможность совместного моделирования поведенческих моделей на языках описания аппаратуры и блоков цифровой обработки сигналов в единой среде математического представления моделей высокого уровня. Прямой интерфейс с системой Simulink компании Mathworks автоматизирует процесс установки для выполнения совместного моделирования с Active-HDL.

Экспорт в формат HTML

Проекты, сделанные в среде Active-HDL, могут быть экспортированы во внешний файл формата HTML. Такой файл HTML поддерживает ту же самую структуру и иерархию проекта, что и Active-HDL, без необходимости работы с самой системой моделирования. Проекты могут разделяться среди членов рабочей группы и идеальны для документирования.

Преобразование кода в графику

Функция Code2Graphics позволет генерировать графическое представление проектов, сделанных на языках VHDL или Verilog. Эта функция дает разработчикам систем ясную картину взаимосвязей между компонентами, используемыми в проекте. Она анализирует исходные файлы на языках VHDL, Verilog или в формате EDIF, и генерирует файлы блок-диаграмм, в зависимости от количества проектных объектов, модулей или элементов, найденных в анализируемых файлах. Результирующие графические файлы (блок- диаграммы или диаграммы автоматов конечных состояний) могут быть автоматически присоединены к проекту или размещены отдельно.

Автоматическая генерация тестов

Система Active-HDL может использоваться для автоматической генерации тестов из графических временных диаграмм или диаграмм автоматов конечных состояний. Генератор тестов руководит последовательностью действий инженера в диалоговом режиме и создает шаблон теста либо для отдельного процесса, либо на основе IEEE Waves. Один и тот же тест может использоваться на любом уровне абстракций в процессе проектирования (поведенческом, регистровых передач или временном).

Профилирование проекта

Проектные блоки, занимающие большое время моделирования, могут быть легко определены с помощью функции профилирования проекта. За счет идентификации этих блоков и оптимизации тех частей проекта, которые увеличивают время моделирования, общее время моделирования проекта может быть существенно уменьшено. Моделирование может быть очень неэффективным без возможности увидеть характеристики проекта и установить деградацию моделирования.

Совместимость с платформами Linux и Unix

Система Active-HDL полностью совместима с мультиплатформенной системой моделирования Riviera компании Aldec. Использование системы Riviera дает возможность Active-HDL производить моделирование в среде многомашинных серверных систем и на других поддерживаемых платформах операционных систем, включая Linux и Unix.

Техническая поддержка

Компания Aldec предоставляет наивысший уровень сопровождения пользователей в промышленности. Годовая поддержка включает в себя неограниченную техническую поддержку по всему миру, ежеквартальные поставки новых версий программного продукта и его обновлений, подписку на новости и конференции, включая доступ в режиме онлайн к библиотеке технической поддержки.

РАСШИРЕННЫЕ СРЕДСТВА ОТЛАДКИ

Прогрессивный поток данных

Просмотр и отладка проекта в графическом виде и исследование физической связанности в виде блок-диаграмм как для VHDL, так и для Verilog описаний. Окно отладчика показывает межсоединения в активном проекте в иерархическом или плоском режимах во время моделирования.

Просмотр состояний память

Показывает содержимое памятей, определенных в проекте, как для VHDL, так и для Verilog описаний.
Запоминаемые значения могут наблюдаться во время моделирования в окне графической визуализации памяти.

Проводник сигналов (Только для VHDL)

Контролирует и запускает сигналы из любого блока VHDL. При этом не требуется, чтобы сигналы были разведены через интерфейсы или объявлены в глобальных пакетах. Это особенно полезно при разработке тестов и верификации проектов.

Х-трассировка

Трассировка и просмотр событий, которые вызывают неожидаемые выходные значения во время моделирования.
Обращение к Х-трассировке выполняется через окно анализа потока данных в соединении с редактором временных диаграмм. Использование Х-трассировки существенно сокращает общее время отладки.

Отладка после моделирования

Для задач, требующих большого времени выполнения, полная история всех сигналов сохраняется в файле и может быть просмотрена и отлажена позже. Получаемый после моделирования файл дает возможность разработчикам прокручивать проект во времени вперед и назад для поиска определенных областей, которые требуют дополнительного анализа.

 

Функциональные возможности Desktop Master Designer Edition Plus Edition Expert Edition
Ввод проекта и документация (Design Entry and Documentation)
HDL, Text, Block Diagram and State Machine Editor
Поддержка ввода смешанных типов описаний. Проект может включать текстовый код HDL, а также блок-схемы и диаграммы состояний.
yes yes yes yes
Language assistant with templates and auto-complete
Помощник языка ввода - является инструментом разработки исходного кода на языках HDL, Handel- C, или SystemC,а также макрокоманд ALDEC.
yes yes yes yes
Macro, Tcl/TK, Perl script support
Симулятор ALDEC поддерживает несколько видов скриптов (Macro/Tcl/Tk,Perl) различных по уровню абстракции и возможных применений.
yes yes yes yes
Mouse Strokes
Выполнение общих и повторяющиеся задач простым перемещением мыши. Например, увеличение и уменьшение масштаба простым удерживанием правой кнопки мыши и перемещением мыши вверх или вниз.
yes yes yes yes
Code2Graphics™ Converter
Конвертор Code2Graphics это инструмент, предназначенный для автоматического перевода из текстового формата в Active-HDL блок и диаграмму состояний.
yes - yes yes
Legacy Schematic Design Import and Symbol Import/Export
Утилита для импорта устаревших схемотехнических проектов серии Xilinx Foundation, ViewLogic ViewDraw и других инструментов, которые могут экспортировать списка соединений в формате EDIF.
yes - yes yes
Export to PDF/HTML/Bitmap Graphics
Экспорт проектов в формат PDF/HTML/Bitmap Graphics
yes - yes yes
Advanced Export to PDF (Vector Graphics)
Расширенный экспорт проектов в формат PDF. Процесс экспорта контролируется мастером с широким выбором вариантов экспорта.
Option - yes yes
Менеджер проекта (Project Management)
Design Flow Manager for All FPGA Vendors
Данный инструмент настраивает, ограничивает и выполняет моделирование, синтез и реализацию инструментов для всех устройств из Altera ®, Atmel ®, Quicklogic®, Microsemi ™ (Actel), QuickLogic
yes yes yes yes
Revision Control Interface
Данная функция позволяет отслеживать изменения, сделанные по проекту и просматривать различия между последующими версиями исходных файлов.
yes yes yes yes
Team-based Design Management
Мощное средство управления проектом, позволяет командам разработчиков совместно работать над проектами быстро и эффективно.
yes yes yes yes
Workspace and Design Archiving
Для предотвращения случайного удаления файлов проекта, данная функция позволяет осуществить резервное копирование. Active-HDL поставляется с функцией Archive Design для архивирования проекта или всей рабочей области в один файл ZIP.
yes yes yes yes
Support for Multi-Design Workspace
Разработчики могут одновременно открыть несколько проектов Active-HDL и интегрировать их в один супер-проект.
- - yes yes
PCB Interface (Automated FPGA I/O synchronization)
Данная функция предлагает разработчикам печатных плат плавный переход между PCB и HDL кодом на основе FPGA, для управления процессом проектирования и моделирования.
- - yes yes
Инструменты генерации кода (Code Generation Tools)
IP Core Component Generator
IP CORE Generator является инструментом, который содержит большой набором параметризованных моделей. Данные модели готовы к использованию в любой системе VHDL или Verilog.
yes - yes yes
VHPI/PLI/VPI, SystemC Transactor and New File Wizards
Интерфейс Verilog PLI предоставляет стандартный механизм для доступа и изменения данных в моделируемой модели Verilog. Интерфейс PLI создает пользовательские задачи и функции, которые взаимодействуют с Active-HDL.
yes - yes yes
Testbench Generation from Waveforms
Тестовая система для любого модуля проекта может быть получена из осциллограмм во время симуляции или непосредственно в редакторе осциллограмм.
- - yes yes
Testbench Generation from State Diagram
Вспомогательный инструмент верификации создает тестовые модели, используемые для тестирования кода HDL, которые сгенерированные State Diagram Editor
- - yes yes
Поддерживаемые стандарты (Supported Standards)
VHDL IEEE 1076 (1987, 1993, 2002 and 2008)
Симулятор ALDEC обеспечивают полную поддержку стандартов IEEE 1076-1993, IEEE 1076 ™ - 2002 VHDL.
yes yes yes yes
Verilog® HDL IEEE 1364 (1995, 2001 and 2005)
Симулятор ALDEC обеспечивают полную поддержку стандарта IEEE 1364-2005.
yes yes yes yes
SystemVerilog IEEE 1800-2009 (Design)
SystemVerilog представляет собой набор расширений для Verilog HDL, которые позволяют проводить высокоуровневое моделирование и эффективную верификацию больших цифровых систем
yes yes yes yes
EDIF 2 0 0
Моделирование нетлиста в формате EDIF 2 0 0
- - yes yes
SystemC™ 2.2 IEEE 1666™/TLM 2.0
SystemC применяется к моделированию на уровне системы, исследования архитектуры, моделирования производительности, разработке программного обеспечения, функциональной проверке и синтеза высокого уровня
- - Option yes
Моделирование и верификация (Simulation/Verification)
Simulation Performance
Active-HDL включает в себя функции оптимизации моделирования VHDL и Verilog, которые ускоряют процесс моделирования и значительно сокращают время моделирования
- Benchmark Benchmark Benchmark
Single or Mixed Language Design Support
Большинство конфигураций ALDEC поддерживает смешанные (VHDL и Verilog) проекты, а также толькоVHDL или Verilog
- Mixed Only yes yes
Verilog Programming Language Interface (PLI/VPI)
Verilog PLI (Programming Language Interface) и VPI (Verilog Procedural Interface) обеспечивает стандартный механизм доступа и изменения данных в моделируемой модели Verilog.
yes yes yes yes
VHDL Programming Language Interface (VHPI)
Интерфейс VHPI предоставляет стандартные средства для доступа к данным в моделях VHDL разработанных в Active-HDL и Riviera-PRO.
- - yes yes
Language Interface Wizard (PLI/VPI/VHPI/DPI)
Мастер языков интерфейсов PLI/VPI/VHPI/DPI
- - yes yes
SystemVerilog IEEE DPI w/Wizard
Мастер DPI-С позволяет вводить имена DPI-C задач и функций, их аргументы (имя, тип, режим, диапазон)
- - yes yes
Simulation Model Protection
Защита библиотек предлагает четыре уровня безопасности при компиляции моделей
- yes yes yes
Verilog® IEEE 1364™-2005 Encryption
Riviera-PRO поддерживает методологию шифрования включенную в IEEE Std. 1364-2005.
- yes yes yes
VHDL IEEE 1076™-2008 Encryption
Riviera-PRO поддерживает методологию шифрования включенную в IEEE Std. 1076-2008.
- yes yes yes
Value Change Dump (VCD and Extended VCD) Support
VCD (Value Change Dump) формат файла задается в соответствии со стандартом IEEE Std. 1364-1995. Файл VCD это текстовый файл, содержащий информацию заголовка, определения переменных, а также изменения значения переменной
- yes yes yes
Batch Mode Simulation/Regression (VSimSA)
VSimSA является автономным VHDL / Verilog средой моделирования, предназначена для пакетной обработки.
- - yes yes
Profiler (Performance Metrics)
Profiler указывает на единицы проекта или разделы кода, которые наиболее сильно нагружают симулятор. Эта информация используется для оптимизации среды моделирования и повышения производительности.
- - Option yes
Pre-compiled FPGA Vendor Libraries
Предварительно скомпилированные библиотеки от различных поставщиков FPGA (Microsemi ™ (Actel), Altera ®, решетки ®, Xilinx ® и др.) включены в Active-HDL.
yes yes yes yes
Altera® Language-Neutral Libraries
Данная опция позволяет клиентам ALDEC с лицензией VHDL моделировать библиотеки Altera и Megafunctions без приобретения отдельной лицензии Verilog.
- yes yes yes
Microsemi® Language-Neutral Libraries
Данная опция позволяет клиентам ALDEC с лицензией VHDL моделировать Microsemi IP без приобретения отдельной лицензии Verilog.
- yes yes yes
Xilinx® SecureIP Support
Симулятор ALDEC поддерживает методологию SecureIP реализованного в Xilinx инструментах.
- yes yes yes
SFM (Server Farm Manager)
Server Farm Manager является передовым инструментом работы в локальной сети, позволяет пользователям планировать задачи, а затем автоматически выполнять их на выбранных компьютерах, доступных в сети.
- Option Option Option
Отладка и анализ (Debug and Analysis)
Hierarchy Viewer with Configurations Support
Design Hierarchy Viewer является инструментом, который позволяет разработчикам просматривать структуру проекта без непосредственного участия в разработке.
yes yes yes yes
Interactive Code Execution Tracing
Просмотр исходного кода является одним из наиболее распространенных процедур отладки. ALDEC симулятор обеспечивает интерактивную графическую среду для отслеживания и проверки кода проекта.
- yes yes yes
Advanced Breakpoint Management
Моделирование может быть остановлено в контрольной точке. Aldec поддерживает как точки остановки в исходном коде, так и остановку в сигнальных точках.
- yes yes yes
Signal Probes on Graphics/Animation of Graphics
Aldec симулятор во время моделирования поддерживает связь с графическими проектом и позволяет изменить значения портов и сигналов на блок-схеме редактора
- yes yes yes
Memory Viewer
Memory Viewer является инструментом отладки, который был разработан для отображения объектов памяти. Значения, сохраненные в памяти, их тип, длина и диапазон адресов можно наблюдать во время моделирования.
- yes yes yes
FSM Debug
Active-HDL предоставляет функции, которые помогают пользователям отладить диаграммы, включающие сортировку объектов, отчеты диаграмм, текущее состояние, подсветку и т.д.
- yes yes yes
Waveform Viewer
Accelerated Waveform Viewer является высоко производительным инструментом для графического представления данных моделирования, хранящихся в двоичном базе данных моделирования (*.asdb)
- yes yes yes
Multiple Waveform Windows
Данная опция позволяет создавать группы сигналов и просматривать их в различных режимах.
- yes yes yes
Waveform Stimulator
Aldec Waveform Stimulator позволяет быстро установить источники сигналов для разработки портов или внутренних сигналов.
- yes yes yes
Waveform Comparison and Editor
Быстрый Waveform Viewer является незаменимым инструментом анализа, но данные сигнала должен быть изменены, время от времени.
- - yes yes
Post Simulation Debug
Post Simulation Debug является расширенной функцией, которая позволяет пользователям наблюдать результаты моделирования.
- - yes yes
C++ Debugger
Данная опция позволяет разработчикам отладить PLI, VHPI, SystemC или / C + + с открытым исходным кодом GDB отладчика.
- - yes yes
Signal Agent (VHDL and Mixed Only)
Signal Agent в VHDL позволяет отслеживать и управлять VHDL сигналами из любого VHDL блока.
- - yes yes
X-Trace
Х-Трассировка. Трассировка и просмотр событий, которые вызывают неожидаемые выходные значения во время моделирования.
- - yes yes
Dataflow
Dataflow является инструментом, который позволяет разработчикам анализировать во время моделирования поток данных (сигналов, сеток, и регистров).
- - yes yes
Extra Standalone Accelerated Waveform Viewer (ASDB)
Автономный Waveform Viewer используется для: отображения результатов моделирования, созданных при предыдущем моделировании, а также отображения результатов моделирования на лету.
- - Option Option
Integration with Riviera-PRO and ALINT
Интеграция с Riviera-PRO и ALINT
Option - Option yes
Assertions Debugging
 
- - Option1 yes
Assertions and Coverage Tools
Code Coverage (Statement/Branch, Expression/Condition, Path), Toggle Coverage
Code Coverage инструмент отладки, который помогает в процесс проверки. Active-HDL позволяет проверить исходный код с помощью следующих инструментов: Statement/Branch Coverage, Expression/Condition Coverage, Path Coverage.
- - yes yes
PSL IEEE 1850, SystemVerilog IEEE 1800™, OpenVera Assertions and Functional Coverage (Assertion)
Поддержка языков: OpenVerа (OVA), Property Specification Language (PSL), SystemVerilog Assertions (SVA)
- - Option yes
Правила проектирования (Design Rule Checking)
ALINT with Basic Rule Library
Перед моделированием или синтезом Aldec ALINT анализирует VHDL, Verilog и смешанный код языка HDL во время компиляции.
- - Option2 yes
STARC Verilog or VHDL Rule Library
STARC VHDL и Verilog библиотеки правил проектирования.
- - Option2 Option2
DO-254 Verilog or VHDL Rule Library
ALINT поддерживает новые наборы правил проектирования, которые облегчают соблюдение DO- 254
- - Option2 Option2
RMM (VHDL and Verilog)
Reuse Methodology Manual (RMM) правило проектирования библиотек на основе руководства от Synopsys и Mentor Graphics.
- - Option2 Option2
Интерфейсы для совместного моделирования (Co-Simulation Interfaces)
MathWorks Simulink®
Simulink Interface упрощает проверку аппаратных конструкций, предоставляя надежные инструменты визуализации и анализа
- - yes yes
MathWorks MATLAB®
Совместное моделирование с программным продуктом MATLAB, компании The MathWorks.
- - Option yes
Виды лицензий (Licensing)
Node Locked or Floating License
Локальная или сетевая лицензия.
yes yes yes yes
One Year Time Based License
Годовая лицензия
yes yes yes yes
Perpetual License
Бессрочная лицензия
yes - yes yes
Поддерживаемые платформы (Supported Platforms)
Windows® 8/7/Vista/XP/2003 - (32/64-Bit)
 
yes yes yes yes

Option1 – Требуется PSL IEEE 1850, SystemVerilog IEEE 1800™ and OpenVera Assertions feature
Option2 – ALINT™ отдельный продукт компании Aldec, STARC, DO-254 и RMM. Приобретается отдельно.