8 проверок, которые нужны каждому инженеру для обеспечения электрических параметров печатных плат
ВВЕДЕНИЕ
Почти все проекты печатных плат имеют электрические дефекты в производительности после первой итерации разработки. Проекты стали настолько сложными и работают на таких экстремальных тактовых частотах, что ручная проверка является теперь настоящей проблемой для проектных команд и практически невозможной для независимого дизайнера печатных плат.Обеспечение заданных электрических характеристик для таких сложных проектов – критически важная часть процесса проектирования печатной платы. Грубые и очевидные ошибки можно найти «вручную». Но ошибки, которые приводят к большинству проблем в дизайне, часто сложно обнаружить и это требует серьезных экспертных знаний в области целостности сигналов и питания, а также электромагнитной совместимости. Проверка электрических ошибок ручными методами занимает много времени и слабо защищена от погрешностей.
Возьмем, например, обеспечение соответствия всевозможным стандартам. Печатные платы должны отвечать требованиям по ЭМС и ЭМИ, стандартам безопасности IEC, EN (интернациональным стандартам) и административным советам UL. Производители микросхем предоставляют специализированные руководства по трассировке печатных плат, технические описания, а также эталонные проекты с правильной компоновкой и стеком для достижения максимальной производительности компонентов в конечных продуктах. Кроме этого, стандартные интерфейсы и их разновидности, такие как PCI Express®, USB, HDMI и DDRx, усложняют электрические требования к топологии, требуют специальных знаний в области SI, PI и EMC.
И здесь на помощь топологам приходят превосходные программные инструменты Mentor HyperLynx DRC. Эта статья описывает восемь электрических проверок, которые каждый дизайнер печатных плат может использовать для обеспечения электрической целостности своих проектов.
ПРОВЕРКА ЭЛЕКТРИЧЕСКИХ ПРАВИЛ В ПРОЕКТЕ
Автоматическая проверка электрических правил помогает топологу найти и устранить ошибки, которые сложно обнаружить при ручной проверке. Эта автоматизация позволяет избежать известных проблем, которые возникают, если ошибки не устранены до выхода на производство. При этом значительно ускоряется контроль электрических правил и радикально улучшается качество проекта. Но самое главное – дизайнеры могут сэкономить время и снизить стоимость проектов.Электрическая DRC № 1 – Топология с T-соединениями (SI):
Различные интерфейсы, такие как память с удвоенной скоростью передачи данных (DDR) и универсальная последовательная шина (USB), когда-то считались частью «high-end» рынка печатных плат, но сейчас их использование – это обычное дело. Возможность проверки таймингов DDR на пост-топологическом уровне является ключевым этапом для обеспечения электрической целостности проекта. HyperLynx DRC включает помощник DDR, который практически полностью автоматизирует симуляцию и измерения для схем DDR. Результаты работы проверки выводятся в виде таблицы с перечнем нарушений и подсветкой проблемных трасс в проекте, что позволяет быстро локализовать и устранить все нарушения данного типа (Рис. 1):
Рис. 1. Таблица со списком нарушений в топологии с Т-соединениями DDR
При помощи этой проверки вы можете контролировать такие характеристики цепей с Т-ветвлениями, как длина и ширина трасс в симметричных и соизмеримых ветвлениях (плечах). Эти DDR-проверки выводят отчет о нарушениях в длинах ветвей, максимально допустимой разнице в ширине ветвей, а также максимально допустимом количестве ветвлений в топологии DDR.Электрическая DRC № 2 – Импеданс проводников (SI):
Отклонения в импедансе на локальных участках трасс приводят к отражениям сигналов и, как следствие, снижению их качества. Поэтому контроль изменений импеданса во всех сегментах трассы высокоскоростной цепи и их корректировка до передачи платы на производство – это критически важная задача обеспечения электрической целостности проекта.В отчет после данной проверки попадают только сегменты трасс с заданной минимальной длиной (MinLength). Также учитывается максимальная допустимая полная длина (MaxTotalLength) всех сегментов цепи, где импеданс (TargetImpedance) может выходить за указанный допуск (Tolerance). Для опорных полигонов можно установить опцию (AssumeSolidPlanes), когда они будут рассматриваться как идеальные или как реальные структуры (со всеми вырезами) для расчета импеданса. Опция IgnoreViaConnections исключает влияние вырезов вокруг ПО для подключаемых к ним трассам.
Рис. 2. Отчет о нарушениях импеданса содержит гиперссылки для быстрой навигации в проекте
Электрическая DRC № 3 – Дифференциальный импеданс (SI):
Отклонения в дифференциальном импедансе для всех сегментов трасс по всей длине цепи также приводят к отражениям и создают проблемы с целостностью сигнала. Производительность печатной платы сильно зависит от соблюдения расчетного значения дифференциального импеданса и допустимых отклонений от него. Также необходимо учитывать опорные полигоны и рассматривать их как сплошные экраны там, где это возможно. В ходе данной проверки вычисляется в том числе максимальная длина всех сегментов трасс с отклонениями в дифференциальном импедансе. Эта длина не должна превышать заданную максимально допустимую длину, чтобы избежать проблем с целостностью сигнала.Дифференциальный импеданс проверяется для списка объектов цепей, которые являются частью таких интерфейсов как PCIe, DDRx, SerDes и т. д. После запуска проверки HyperLynx DRC установит подсветку для сегментов трасс, которые не соответствуют заданному импедансу (Рис. 3):
Рис. 3. Сегменты с нарушением дифференциального импеданса выделены на плате
Электрическая DRC № 4 – Дифференциальные пары (SI):
Эта проверка позволяет устранить расфазировку и расхождения в длине проводников дифференциальной пары. Такие нарушения могут привести к паразитному излучению энергии и повышенной чувствительности к шумам в полезном сигнале.
Рис. 4. Главная цель проверки дифференциальных пар – согласование проводников и их длины
Электрическая DRC № 5 – Поиск фазовых нарушений в дифференциальной паре (SI):
Дифференциальные цепи должны быть согласованы по длине на всем протяжении от источника до приемника сигнала. Расхождения в длине не должны превышать максимально допустимого, указанного в правиле расхождения. Проводники в паре также должны соответствовать значению динамической фазы, т. е. не должны превышать максимально допустимого расхождения в длине на поворотах. При таком расхождении длина должна быть скомпенсирована локальной подстройкой проводников. Так как фазовый сдвиг изменяет часть мощности дифференциального сигнала на мощность синфазного сигнала, это оказывает влияние на целостность сигнала, повышается чувствительность к шумовым наводкам.После установки компонента-источника и компонента-приемника сигнала проверяется соответствие длин цепей пары и расфазировка в отдельных сегментах трасс. Проверяется соответствие значению максимально допустимой расфазировки на участках сегментов и динамический набег фазы на поворотах. Сегменты с нарушениями подсвечиваются, как показано на рисунке 5:
Рис. 5. Фазовое согласование дифференциальных пар обеспечивает равенство длины проводников и компенсацию локальных набегов по длине
Электрическая DRC № 6 – Размещение развязывающих конденсаторов (PI):
Данная проверка показывает насколько близко к силовым выводам микросхем на плате установлены развязывающие конденсаторы. Развязка должна обеспечивать низкоомную петлю между питанием и землей для обеспечения эффективного электропотребления компонента. Конденсаторы, подключенные слишком длинными трассами или расположенные слишком далеко от силовых выводов, делают систему питания неэффективной, так как вносят дополнительную паразитную индуктивность.Проверка контролирует расстояние между выводами микросхемы и ее соответствующими развязывающими конденсаторами. Она также проверяет, должно ли быть подключено заземление, и измеряет длину трассы между выводом микросхемы и конденсатором. Эта проверка гарантирует, что развязывающие конденсаторы находятся на эффективном расстоянии от выводов микросхемы, а также указывает, требуется ли добавить дополнительную развязку в проект (Рис. 6).
Рис. 6. Развязывающие конденсаторы должны быть как можно ближе к силовым выводам микросхемы
Электрическая DRC № 7 – Металлические островки (EMI):
Когда на плате появляются неподключенные (плавающие) островки медных полигонов, то они становятся источником паразитного излучения и действуют как антенны. И важнейшей задачей для тополога является поиск таких медных «осколков», которые могли непреднамеренно образоваться после заливки сигнального слоя полигоном и у которых отсутствует подключение с какими-либо цепями через переходные отверстия или выводы. Необходимо найти способы подключить эти островки к цепи или полностью удалить из топологии (Рис. 7):
Рис. 7. Поиск металлических островков для удаления или соединения во избежание появления антенн
Электрическая DRC № 8 – Пересечение трассами разрывов в опорных слоях (EMI):
Наличие сплошного опорного слоя под трассами высокоскоростных цепей особенно важно для топологии печатной платы. Когда высокоскоростные линии передач пересекают разрыв между двумя полигонами в проекте (Рис. 8), сигнал отражается, что приводит к возникновению проблем с электромагнитными помехами. Сигнальные трассы должны быть расположены над сплошным опорным слоем для обеспечения непрерывности пути обратного тока для уменьшения риска синфазного излучения.
Рис. 8. Высокоскоростные трассы с препятствием для возвратного тока в виде разрыва в опорном слое являются причиной появления EMI
Для настройки правила проверки можно задать такие параметры, как:- максимально допустимый размер разрыва по диагонали (ObstacleLength);
- минимальная длина сегмента трассы, пересекающего кромку полигона, для которого будут регистрироваться нарушения (PlaneEdgeResolution);
- максимально допустимая ширина разрыва (AllowedCrossLength), с возможностью учета или игнорирования пересечения антипадов собственных переходных отверстий сигнала (IgnoreViaConnection);
- а также минимально необходимый процент возвратного тока через полигон, чтобы учитывать его как опорный (CoefAccountable).
ЗАКЛЮЧЕНИЕ
Как правило, топологи занимаются поиском и устранением электрических ошибок на завершающем этапе проектирования, когда трассировка готова. При ручном способе это очень кропотливая и сложная работа, требующая много времени и сил. Готовую топологию приходится править и часто эти правки могут быть довольно значительны. И нет гарантии, что устранив все ошибки вручную, конструктор не сделает новых. Все новые и новые итерации в исправлении ошибок приводят к затягиванию сроков передачи проекта на производство. Теряются время и деньги.Автоматизация электрических проверок дизайна экономит разработчику «тонны» времени – порой от нескольких дней ручного труда. Инженер может запускать автоматические проверки на любом этапе разработки топологии и повторять их по мере необходимости. При этом не надо обращаться за помощью к экспертам в области целостности питания, сигналов или электромагнитной совместимости, или быть экспертом самому. Автоматические проверки сводят к нулю сложный, непродуктивный ручной труд, приводящий к ошибкам. Особенно это помогает там, где до конца неизвестны требования к топологии или недостаточно опыта у разработчика.
HyperLynx DRC автоматизирует процесс проверки сложных электрических правил, позволяя делать быструю и всестороннюю верификацию дизайна топологии в независимости от САПР и уровня знаний разработчика.
Бесплатная версия включает в себя 8 правил, описанных в данной статье – это хороший старт для инженера-тополога в автоматизации поиска ошибок. HyperLynx DRC – простой, интуитивный инструмент для контроля комплексных электрических правил без использования симуляции, который будет одинаково полезен всем: дизайнерам плат и экспертам в области целостности сигналов, целостности питания и ЭМС.
Техническое описание HyperLynx DRC Free Edition - скачать
Техническое описание HyperLynx DRC Gold Edition - скачать
Для получения бесплатной версии программы HyperLynx DRC обращайтесь к специалистам компании «Оркада» по телефонам: +7 (495) 943-5032, +7 (495) 943-6032, +7 (495) 97-97-365, а также по электронной почте: info@orcada.ru